Altera - Stratix® III

Stratix® III FPGA開発キットは、高性能及び高密度デバイスを必要とする開発及び設計テスト用の完全な環境を実現します。

Altera® Stratix III FPGAは可能な限りの最少消費電力と、世界最高の性能と実装密度を兼ね備えています。Stratix IIIFPGAは次世代基地局、ネットワーク・インフラ、及び先進の画像装置用に必要な高性能及び高集積化能力を有している事に気がつくでしょう。

FPGAファミリは特に、使い易さと素早いシステム統合化用に設計されており、様々なアプリケーション・ニーズに合うよう最適化された2種類のファミリを揃えています。

Stratix III L ファミリは、主流のアプリケーション向けにバランスのとれたロジック、メモリ、乗算器比率を提供します。
Stratix III E ファミリは、データ中心のアプリケーション向けにメモリ及び乗算器リッチとなっています。垂直移行用の共通バンク構造を備えたモジュラI/Oは、高速I/Oの効率と柔軟性を手助けします。ダイナミック・オンチップ・ターミネーション、出力遅延、及び電流強度制御を備えたチップとパッケージの改善は、クラス最高の信号保全性を提供します。

Stratix IIIデバイスには下記の特徴があります：

48,000～338,000個の等価ロジック素子（LE）
真のデュアルポート・メモリ及び先入れ・先出し（FIFO）バッファ実行用のRAMブロック・サイズ3種からなる2,430～20,497Kビットの拡張TriMatrixメモリ
高速DSPブロックは、9×9、12×12、36×36 乗算器（最大550MHz）、多重累算機能、及び有限インパルス応答（FIR）フィルタの専用インプルメンテーションを実現します。
強固な信号保全性用のオン・チップ、オン・パッケージデカップリングに加えて、８：１：１のI/O : GND : PWR 比率
デバイス性能を最大化する一方で電力を最小化するプログラマブル・パワー・テクノロジ
選択可能コア電圧は低電圧デバイス（注文コードサフィックス：L）で入手可能で、最低電力か最高性能での動作選択が可能
デバイス当たり、グローバル・クロック最大16個、リージョナル・クロック 88個、及びペリフェラル・クロック 116個
PLL再構成、クロック切替え、プログラマブル帯域幅、クロック合成、及びダイナミック位相シフトをサポートするデバイス当たり最大12個のPLL
I/Oバンク全てに専用DQSロジック付きメモリインターフェースのサポート
DDR、DDR2、DDR3 SDRAM、RLDRAM Ⅱ、QDR Ⅱ、及びQDR Ⅱ＋SRAMを含む高速外部メモリ・インターフェースをサポート（最大モジュラI/Oバンク24個）
モジュラI/Oバンク24個に配列した最大1,104個のユーザーI/Oピンは、広範囲の業界I/O規格をサポート
I/Oバンク全てに自動キャリブレーションサポート付きダイナミック・オンチップ・ターミネーション（OCT）
1.25Gbps性能用シリアライザ／デシリアライザ（SERDES）及びダイナミック位相アラインメント（DPE）回路付き高速差動I/Oサポー
SPI-4.2、SFI-4、SGMⅡ、Utopia Ⅳ、10Gビット・イーサネット XSBI、Rapid I/O及びNPSIを含む高速ネットワーク及び通信バス規格をサポート
設計保護用 256ビット（AES）揮発性及び不揮発性セキュリティ・キーをサポートする唯一の高密度・高性能FPGA
強固なオンチップ・ホットソケット及びパワーシーケンスサポート
高可用性システムサポートのためのクリティカルエラー決定を備えたコンフィグレーション・メモリエラー検出用統合化巡回冗長検査（CRC）
M144K TriMatrixメモリ・ブロックの、データエラーを検出し訂正する内蔵のエラー訂正コーディング（ECC）回路
Nios® II エンベデッドプロセッササポート
Altera® MegaCore® 機能及びAltera Megafunction Partner Program（AMPP)のマルチプル知的財産権メガファンクションをサポート

Stratix III FPGA 開発キットはRoHS準拠で、下記を含みます。

Stratix Ⅲ開発ボード

Stratix III EP3SL150F1152 高性能FPGA

等価ロジック素子（LE） 142,500個
ユーザーI/Oピン 744個
18×18乗算器 384個

クロック

125.000MHz 発振器
50.000MHz 発振器
SMA入力
SMA出力

コンフィグレーション

MAX II フラッシュ・パッシブ型シリアル・コンフィグレーション回路

MAX II EPM2210GF256C3N CPLD

ロジック素子 2,210個
ユーザーI/Oピン 272個
8Kバイトのユーザーフラッシュメモリ

Quartus® II 開発ソフトウェアプログラミングを用いたオンボードUSB-Blaster™
JTAGダウンロード・ポート

汎用ユーザ入力／出力

消費電力表示

各電源レール個別表示

システム・リセット・プッシュボタン
ボード特定のDIPスイッチ
JTAGバイパスDIPスイッチ
ユーザ・リセット・プッシュボタン
ユーザ・プッシュボタン（×4）
ユーザDIPスイッチ（×8）
ユーザLED（×8）
ユーザクワッド7セグメント・ディスプレイ
128×64ドット・ピクセルグラフィック・ディスプレイ
LCD（16キャラクタ ×2ライン）

メモリデバイス

128MバイトDDR2 SDRAM DIMM
16MバイトDDR2 SDRAM デバイス（個別にアドレス指定可能）
36MビットQDR II SRAM デバイス
4MバイトPSRAM
64Mバイトフラッシュメモリ

コンポーネント及びインターフェース

USB 2.0
10/100/1000 イーサネット
HSMCインターフェース 2個

電源

12A DC/DC マイクロモジュール - LTM4601EV
1.5A低入力電圧VLDOリニア・レギュレータ LTC3026EDD
100mA ローノイズ、LDO マイクロパワー・レギュレータ（SOT-23パッケージ） - LT1761ES5-SD
4.5A、500kHz ステップダウン・スイッチングレギュレータ - LT1374CFE
1.2-MHz/2.2-MHz inverting DC/DC converters in ThinSOT - LT1931AES5
1-/2チャンネル 24ビットマイクロパワー・ノーレイテンシー・デルタ-シグマ ADC（MSOP-10パッケージ） - LTC2402CMS

Quartus II 開発キット版ソフトウェア (1年間のライセンスを含む)
ケーブル及びアクセサリ

外部ACアダプタ電源
電源コード（UK、ヨーロッパ用サポートを含む）

The Stratix® FPGA開発キット